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在刚刚结束的IEDM 2025上，台积电首次证实了采用下一代晶体管技术——互补场效应晶体管（CFET）的集成电路的运行情况。
根据IEDM 官方此前的预告，台积电在本届大会宣布两项了重要里程碑：首款全功能 101 级 3D 单片互补场效应晶体管 (CFET) 环形振荡器 (RO)以及全球最小的 6T SRAM 位单元，该位单元同时提供高密度和高电流设计。
据介绍，基于先前基于纳米片的单片 CFET 工艺架构，台积电研究人员引入了新的集成特性，进一步将栅极间距缩小至 48nm 以下，并在相邻 FET 之间采用纳米片切割隔离 (NCI) 技术，以及在 6T SRAM 位单元内采用对接接触 (BCT) 互连技术实现反相器的交叉耦合。电学特性分析对比了两种环形振荡器布局，重点展示了 6T 位单元对性能以及稳健 SRAM 器件指标的影响。
这些进展标志着 CFET 开发的关键性转变，从器件级优化迈向电路级集成。
台积电新进展
CFET 是一种通过垂直堆叠 n 沟道 FET 和 p 沟道 FET（CMOS 器件的基本组件）来提高晶体管密度的技术，理论上与目前最先进的晶体管技术纳米片 FET (NS FET) 相比，晶体管密度可以提高近一倍。
然而，技术难度已接近极限。首先，纳米片场效应晶体管（FET）的制造本身就十分困难。而对于电容式场效应晶体管（CFET），纳米片场效应晶体管则以单片方式垂直堆叠（例如台积电的CFET），自然，制造难度会进一步增加。
迄今为止，CFET的研发成果仅限于单个晶体管（严格来说，是由两个晶体管堆叠而成的结构）。在去年的IEDM会议上，台积电公布了CFET反相器元件（一种用于反转逻辑值的元件）的原型设计和运行结果。
台积电的Yuh-Jier Mii博士在IEDM 2024的演讲中首先探讨了从FinFET到纳米片FET再到垂直堆叠互补型或CFET架构的演变。他解释说，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，因此极有可能继续推动摩尔定律的扩展。他还介绍了台积电为实现CFET技术所做的工作。在当时他们还展示了当时业界首款、也是最小的48nm间距CFET反相器。
Yuh-Jier Mii解释说，台积电在IEDM 2024的演示在 CFET 技术发展方面取得了重大里程碑式的成就，将有助于推动未来技术的规模化发展。而最新的研发成果正是在此基础上的延续。
据介绍，台积电制作了两种集成电路原型：一种是“环形振荡器”，它是逻辑电路的基础；另一种是“SRAM单元”，它是存储电路的基础。环形振荡器的规模尤其大，包含800到1000个晶体管。
环形振荡器由一个使能 NAND 逻辑元件（环形振荡器输出的反馈元件）和 100 个反相器元件组成，从而形成一个 101 级环形振荡器。环形振荡器原型的工作电压范围为0.5V至0.95V。随着电源电压的升高，振荡频率增大，振荡频率的波动减小。振荡频率的具体数值未予公开。
SRAM单元采用标准的六晶体管电路配置，我们制作了两种类型的SRAM单元原型：一种是优先考虑存储密度的HD（高密度）型，另一种是优先考虑性能（驱动电流）的HC（高电流）型。两种类型均已验证可正常工作。HD型单元的面积比采用几乎相同设计规则的纳米片FET单元小30%。如果采用CFET技术，则HD型单元的面积比HC型小20%。然而，HC型单元的读取电流是HD型单元的1.7倍。
SRAM 单元电路具有一种称为“交叉耦合”的独特连接方式，需要对接触点 (BCT) 来互连上、下 FET。
原型HD型SRAM单元的工作电压范围为0.3V至1.0V。当电源电压为0.75V时，读取静态噪声容限（RSNM）为135mV，读取电流为17.5μA，写入容限（WM）为265mV。该SRAM单元参数尚未优化，仍有改进空间。
CFET技术在逻辑和存储器领域实现实际应用的目标时间是2030年代。目前开发的集成电路仍处于非常初级的阶段，距离实际应用还有很长的路要走，可以说仅仅迈出了最初的一两步。我们期待未来的发展。
根据Yuh-Jier Mii在IEDM 2024年报告称，采用二维沟道材料的晶体管也取得了显著进展。台积电已首次展示了采用与N2技术类似的堆叠纳米片结构中的单层沟道晶体管的电性能。此外，还开发了一种采用匹配良好的N沟道和P沟道器件、工作电压为1V的反相器。这项工作总结如下图所示。
展望未来，台积电还计划继续开发新的互连技术，以提升互连性能。对于铜互连，计划采用新的过孔方案来降低过孔电阻和耦合电容。此外，我们还在研发一种新的铜阻挡层，以降低铜线电阻。
除了铜之外，目前正在研发具有气隙的新型金属材料，这种材料有望进一步降低电阻和耦合电容。插层石墨烯是另一种极具前景的新型金属材料，未来有望显著降低互连延迟。相关研究成果概述如下图所示。
巨头都在紧跟
除了台积电以外，三星和Intel也在关注CFET。
据了解，英特尔是三家公司中最早展示CFET的厂商，早在2020年的IEDM展会上就发布了早期版本。在2023年的IEDM上，英特尔宣布对CFET最基本的电路——反相器——进行了多项改进。CMOS反相器将相同的输入电压发送到堆叠中两个器件的栅极，并产生与输入逻辑相反的输出。
Intel发言人在当时告诉记者：“反相器集成在一个鳍片上。” 他说：“在最大程度缩小后，它的尺寸将只有普通CMOS反相器的50%。”
问题在于，将构成双晶体管堆叠电路所需的所有互连线塞进反相器电路中，会抵消面积优势。为了保持电路紧凑，英特尔尝试减少与堆叠器件连接相关的拥塞。在目前的晶体管中，所有连接都来自器件上方。但英特尔推出了一种名为背面供电（backside power delivery）的技术，该技术允许互连线同时存在于硅片的上方和下方。使用这项技术从下方而非上方连接底部晶体管，显著简化了电路。由此产生的反相器具有60纳米的接触多晶硅间距（CPP，本质上是指相邻晶体管栅极之间的最小距离）。
三星的制程甚至比英特尔更小，展示了48纳米和45纳米接触式多晶硅间距（CPP）的器件，而英特尔的制程为60纳米。不过，这些结果仅针对单个器件，而非完整的反相器。尽管三星两款原型CFET中较小的那款性能有所下降，但幅度不大，该公司的研究人员认为，通过优化制造工艺即可解决这个问题。
三星成功的关键在于能够对堆叠式pFET和nFET器件的源极和漏极进行电气隔离。如果隔离不足，这种三星称之为3D堆叠式FET（3DSFET）的器件就会发生漏电。实现这种隔离的关键步骤是用一种新型的干法刻蚀工艺取代了传统的湿法刻蚀工艺。这使得合格器件的良率提高了80%。
与英特尔一样，三星也采用了从硅片下方接触器件底部的方式来节省空间。然而，这家韩国芯片制造商与美国公司不同的是，它在每个成对器件中只使用了一个纳米片，而英特尔则使用了三个。据其研究人员称，增加纳米片的数量将提升CFET的性能。
在IEDM 2024上，IBM研究院和三星联合展示一种名为“单片堆叠式场效应晶体管”（Monolithic Stacked FET）的器件，该器件采用阶梯式沟道设计，下层沟道比上层沟道更宽，从而降低了堆叠高度，并缓解了高纵横比带来的挑战。这项研究还涵盖了沟道和源/漏区的隔离技术，以及双功函数金属的应用。
CFET是必经之路
有专家认为，在CFET时代到来之前，业界将经历三代纳米片架构以及由此带来的CMOS元件（例如SRAM）尺寸缩小停滞的问题。据imec（该公司于2016年左右开发了CFET概念）称，尺寸缩小停滞将迫使高性能计算芯片的设计人员将SRAM等CMOS功能拆分，并采用拼接旧工艺节点和芯粒的变通方案。
imec方面认为，一些传统技术，例如模拟电路或I/O，可能需要采用不同的方案进行集成。例如，可以使用芯片组技术来集成模拟电路或I/O。至少部分逻辑电路和SRAM可以通过使用CFET架构来实现可扩展性。这是他们的预期。
imec 预计，到 2032 年，工艺节点缩小的速度将会放缓，这将迫使人们更加依赖芯片和先进封装的混合搭配使用，以及那些仍在不断缩小的高性能逻辑组件。
但仅靠纳米片实现CMOS器件微缩非常困难。于是，imec认为，只有有了CFET，我们就能真正继续缩小器件尺寸，当然，还可以将其与其他技术（例如芯粒和先进封装）相结合，以提升芯片性能。CFET正在为器件的持续微缩开辟道路。这正是CFET的优势所在。
Imec预计，到2032年左右，CFET器件架构将超越1纳米节点。
但我们也必须承认，虽然 CFET 有望恢复工艺尺寸缩小的步伐，但在新架构实现商业化之前，仍有几个障碍需要克服。例如如何为CFET结构供电就是一个首先需要直面的难题；此外，因为CFET结构比纳米片结构中的3D形状更高，结构纵横比的增加也给制造工艺带来了挑战。
在台积电看来，CFET架构的“重大挑战”可能会导致工艺复杂性和成本增加。
于是，为了克服这些挑战，厂商们必须谨慎选择能够降低工艺复杂性并最大限度减少对新材料和工艺能力需求的集成方案。此外，尽早开展EDA/流程工具开发，为重大设计变更做好准备也至关重要。
总而言之，虽然是个好技术，但还需要时间。
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